行业舆论：鉴于FPGA的误码率领会仪

跟着消息化的高速兴盛，数据传输体例处置的数据质变得越来越大，传输速率变得越来越快，传输的真实性也越来越遭到人们关心。妇孺皆知，速率与真实性是一对冲突，那么到处高速传输的基础下对真实性的确定就显得特殊要害。而误码率领会仪恰是检验和测定摆设真实性的要害本领。本课题是为了对一个具备高速LVDS接口总线的摆设举行误码率领会而安排的。正文对鉴于FPGA的误码率领会仪的安排举行了阐明，该领会仪由硬件局部和PC尝试软硬件局部共通构成，不妨实行对LVDS接口摆设举行贯串的误码率领会。在安排中我独力实行了硬件创造、FPGA步调的编写、调节和测试和PC软硬件编写、调节和测试等十足处事。天职析仪与商场上的同典型领会仪产物比拟具备财经、精巧、可扩充性等便宜；同少许自行安排的误码率领会仪比拟具备硬件安排大略、软硬件功效宏大的特性。暂时，该领会仪已经过尝试，各项目标到达诉求，现已托付运用，并博得杰出功效。本安排沿用的是Altera公司的Cyclone芯片EP1C6动作中心遏制，运用VC编纂情况自行安排编写误码率领会软硬件。尝试接口总线为LVDS。硬件安排重要环绕FPGA，实行HDLC和议实行、数据的串并、并串变换以及与PCI的通讯。软硬件安排重要环绕误码率尝试数据的爆发、误码、误码率、误帧、误帧率以及漏帧的确定与统计。该安排具备确定的可扩充性。经过留有一个LVDS总线接口，可举行零点尝试；FPGA资源还未充溢运用，不妨扩充其余串行接口使之更具备通用性。