论文摘要：捷变常常综源研制

正文接洽一种捷变常常综源的实行计划并举行了硬件安排。运用该计划安排的频综源频次捷变速率可小于1us。正文引见了三种各别频次合成本领的实行本领，精细领会了输入旗号的相位噪声及径直数字频次合成（DDS）的基础道理、实行本领，并对理念DDS举行了频带领会，推导出了本质DDS输入的杂散重量；安排了一种适用的DDS旗号爆发器，领会了鉴于AD9954芯片实行捷变常常综源的可行性。经过电子安排机动化的本领，运用FPGA芯片安排了DDS的遏制通路，给出了DDS输入旗号的典范丈量目标。结果领会了倍频器的处事道理及倍频对旗号相位噪声和杂散重量的感化，并对混频通路举行了大略引见。