论文摘要：高本能CMOS锁相环的接洽与安排

锁相环频次归纳器是新颖通讯体例中本振旗号爆发的要害模块。单片集成的高速锁相环频次归纳器则是暂时通讯体例袖珍化兴盛的诉求。跟着SoC观念的连接深入，频次归纳器动作一个模仿IP的要害实质，对它的接洽和考证也将是具备自决产权IP库树立的要害实质。正文开始引见了锁相环本领的汗青、近况以及兴盛趋向。经过领会锁相环频次归纳的道理、构造和保守实行情势，提出了测量锁相环频次归纳器本能的目标。在那些领会的普通上，提出了前者通路的实行情势及其仿真截止，中心引见了高速鉴频鉴相器、电子感应库容压控振动器、双端转单端通路、多模分频器、环路滤波器以及过温养护通路的安排，以及对准仿真截止提出的矫正。在前者处事实行后，正文连接引见了上述模块的幅员实行，更加是在高速处事前提下的幅员安排与器件采用。结果，舆论给出了芯片的封装和尝试计划。正文安排的锁相环频次归纳器沿用Chartered 0.35um 搀和旗号CMOS工艺，实行了十足的通路安排、仿真，幅员绘制和考证，参数索取以及后仿真，后仿真表露体例适合安排诉求，结果送交芯片创造厂商品流通片。